Verilog Compiled Simulator (logic simulator, compiles Verilog source code)

英文缩写VCS

英文全称Verilog Compiled Simulator (logic simulator, compiles Verilog source code)

中文释义 Verilog模拟器编译Verilog(逻辑模拟器,编写代码)

所属分类其他

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